引言

在現(xiàn)代城市和海岸戰(zhàn)爭中，預(yù)先掌握戰(zhàn)場(chǎng)環(huán)境非常重要?？罩?、海上和陸地的士兵需要了解周圍的環(huán)境，及早發(fā)現(xiàn)敵情。

目前的軍用傳感器對(duì)環(huán)境數(shù)據(jù)獲取和處理的需求非常大。為盡快處理數(shù)據(jù)，向士兵提供“可行動(dòng)智能”信息，傳感器系統(tǒng)邏輯需要優(yōu)化組合各種邏輯和數(shù)字信號(hào)處理(DSP)功能，采用高速收發(fā)器，提高設(shè)計(jì)在功耗和性能上的靈活性，提供非?？煽康脑O(shè)計(jì)流程以滿足最終用戶的需求。

如圖1所示，雷達(dá)系統(tǒng)可以用在多種平臺(tái)上，包括軍用和非軍用系統(tǒng)。很多這類系統(tǒng)采用了陣列和投影陣列技術(shù)，這些系統(tǒng)對(duì)數(shù)字邏輯的要求越來越高，要求采用更小的元件和電路板。

圖1. 雷達(dá)應(yīng)用
對(duì)于關(guān)注軍用高級(jí)傳感器市場(chǎng)的設(shè)計(jì)人員而言，Altera簡單可靠的工具流程、知識(shí)產(chǎn)權(quán)(IP)庫和高功效邏輯器件都具有很強(qiáng)的優(yōu)勢(shì)。

軍用電子系統(tǒng)的融合

軍用系統(tǒng)和車輛一般都安裝了大量的分立電子子系統(tǒng)。其中最復(fù)雜的是定向雷達(dá)、監(jiān)控雷達(dá)、電子戰(zhàn)和反對(duì)抗、成像，以及無線電通信設(shè)備。如圖2所示，在很多軍用系統(tǒng)中，采用了多模式主動(dòng)電子掃描陣列(AESA)技術(shù)，這些功能逐漸出現(xiàn)了融合趨勢(shì)。系統(tǒng)對(duì)數(shù)字邏輯和狀態(tài)邏輯的需求明顯增大，要求業(yè)界提供更成熟可靠的可編程邏輯器件(PLD)。

圖2.軍用系統(tǒng)中電子功能的融合
各種軍事任務(wù)在市場(chǎng)上出現(xiàn)了明顯的功能重疊(圖3)。存儲(chǔ)器和半導(dǎo)體性能的大幅度提高使得在多角色系統(tǒng)中完成這些任務(wù)成為可能。Altera? FPGA和結(jié)構(gòu)化ASIC提供功能強(qiáng)大而又使用方便的軟件，公司還與邏輯設(shè)計(jì)軟件伙伴進(jìn)行可靠的合作，因此，在這一技術(shù)發(fā)展趨勢(shì)中扮演了重要角色。大量的IP模塊庫簡化了這類復(fù)雜的軍用設(shè)計(jì)。

圖3.軍用電子市場(chǎng)的重疊
其他技術(shù)影響

傳感器中有源陣列的迅速發(fā)展是推動(dòng)邏輯器件的主要技術(shù)力量。大量的陣列單元意味著更多的設(shè)計(jì)工作，更復(fù)雜的聚束算法，更密集的集成和測(cè)試，以及更長的系統(tǒng)物流供給線。

為滿足軍用系統(tǒng)的各種計(jì)算需求，政府客戶加大了對(duì)可配置處理器的投入，同時(shí)完成前端和后端處理功能。雖然有些技術(shù)已經(jīng)實(shí)現(xiàn)了產(chǎn)品化，而可編程邏輯是完成關(guān)鍵傳感器項(xiàng)目的最佳中間設(shè)計(jì)步驟。

傳感器設(shè)計(jì)采用了多輸入多輸出(MIMO)傳感器陣列進(jìn)行試驗(yàn)(圖4所示)。MIMO系統(tǒng)中的接收機(jī)完成多個(gè)正交傳輸波形之間的相位延時(shí)相關(guān)計(jì)算，充分利用了電子器件密度和計(jì)算容量的進(jìn)步。希望在這一市場(chǎng)上脫穎而出的開發(fā)人員應(yīng)采用這些最高級(jí)的高密度器件，以最簡潔的設(shè)計(jì)流程、最有效的編譯手段完成設(shè)計(jì)。

圖4. MIMO傳感器
讓AESA更靈活

AESA是功能非常強(qiáng)大的技術(shù)，可建立高度自適應(yīng)調(diào)整束，跟蹤多個(gè)目標(biāo)或者聚焦在一個(gè)位置的電磁能量上。為充分利用系統(tǒng)的操縱功能，設(shè)計(jì)人員盡可能將信號(hào)處理功能在系統(tǒng)的轉(zhuǎn)發(fā)輻射單元中實(shí)現(xiàn)。這包括波形建立和壓縮、聚束、相關(guān)和預(yù)處理。大部分功能在經(jīng)過優(yōu)化的并行FPGA邏輯中完成，加速了聚束算法和波形自適應(yīng)功能，縮短了系統(tǒng)反應(yīng)時(shí)間。

高密度Stratix?系列FPGA是優(yōu)化雷達(dá)系統(tǒng)性能的最佳工具。邏輯密度的提高使得在一個(gè)芯片中實(shí)現(xiàn)更多的功能成為可能。改進(jìn)后的DSP單元簡化了矩陣的算術(shù)實(shí)現(xiàn)，提高了靈活性。非常靈活的18x18位乘法器可以分成9x9位單元，或者組合成功效和邏輯效率非常高的54位乘法器，完成浮點(diǎn)運(yùn)算。Altera的浮點(diǎn)算子經(jīng)過測(cè)試，適合多種高性能應(yīng)用。

高級(jí)傳感器要求

和其他工程領(lǐng)域相比，軍用高級(jí)傳感器設(shè)計(jì)面臨的挑戰(zhàn)非常獨(dú)特，它包括商業(yè)市場(chǎng)上的所有設(shè)計(jì)約束，而且還有跨越兩到三代元件技術(shù)的設(shè)計(jì)一致性、嚴(yán)格的測(cè)試和驗(yàn)證以及更新設(shè)計(jì)和實(shí)現(xiàn)產(chǎn)品生命周期等。這些約束的一些例子有：

· 較高的串行數(shù)據(jù)流容量：數(shù)字天線技術(shù)轉(zhuǎn)向模擬數(shù)字融合，更靠近接收機(jī)，需要提高信號(hào)分辨率以完成數(shù)字濾波。

· 復(fù)雜的數(shù)學(xué)運(yùn)算：信號(hào)預(yù)處理和矩陣運(yùn)算要求采用大量的DSP模塊單元以保證以前由數(shù)字信號(hào)處理器完成的任務(wù)。

· 對(duì)散熱敏感：傳感器系統(tǒng)一般有較長的使用時(shí)間，連續(xù)工作時(shí)需要進(jìn)行散熱。

· 多角色電子系統(tǒng)的邏輯密度：由于很多軍事任務(wù)都是由同一陣列完成的，因此，對(duì)發(fā)送和接收電子系統(tǒng)的要求非常高。
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· 速度和延遲性能：傳感器陣列中的邏輯器件速率等級(jí)和延遲以及邏輯器件之間的所有接口延遲，都會(huì)影響反應(yīng)時(shí)間和聚束算法的性能。

· 元件供貨：傳感器系統(tǒng)非常復(fù)雜，一個(gè)元件不能按計(jì)劃供貨都會(huì)對(duì)系統(tǒng)其他部分產(chǎn)生嚴(yán)重的后果。

· 工具流程的易用性：數(shù)百萬的邏輯單元(LE)集成在一個(gè)系統(tǒng)設(shè)計(jì)中，大量邏輯代碼的設(shè)計(jì)、編譯和測(cè)試都有可能推高成本，影響進(jìn)度。

· 信號(hào)完整性：越來越多的接收機(jī)數(shù)據(jù)在最終處理過程中彼此相關(guān)，很小的信號(hào)誤差也會(huì)對(duì)傳感器算法產(chǎn)生很大的影響。因此，數(shù)字元件的信號(hào)完整性非常重要。

高速串行I/O

軍用傳感器系統(tǒng)使用各種高速串行接口(參見表1)來處理發(fā)送\接收單元產(chǎn)生的大量數(shù)據(jù)。Altera為大部分協(xié)議提供內(nèi)部解決方案以及合作伙伴解決方案，并提供減小開銷和延遲的專用SerialLite II標(biāo)準(zhǔn)。
表1. Altera及其合作伙伴的標(biāo)準(zhǔn)和高速接口協(xié)議支持

Altera內(nèi)部開發(fā)的SerialLite II協(xié)議的多種特性非常適合實(shí)現(xiàn)軍用傳感器設(shè)計(jì)，這些特性包括：

· 1至16倍速率，最大6.375 Gbps
· 非常低的延遲以及高效的LE實(shí)現(xiàn)
· 支持單向速率和半雙工吞吐量，適合單向傳感器流。

高速傳感器數(shù)據(jù)流產(chǎn)品，例如即將實(shí)施的Curtis Wright Controls? FibreXtreme串行FPDP (ANSI/VITA 17.1-2003)數(shù)據(jù)鏈路，采用Altera FPGA實(shí)現(xiàn)非常可靠的串行接口，具有成熟的信號(hào)完整性以及較高的數(shù)據(jù)速率。

功耗和散熱優(yōu)勢(shì)

軍事用戶要求在傳感器陣列中采用散熱性能良好的元件，以提高靈活性和精度，并且不會(huì)因?yàn)樘岣邆鞲衅餍阅芏黾酉到y(tǒng)體積或者重量。這意味著更緊湊的傳感器電子元件，復(fù)雜的功耗和散熱要求。

系統(tǒng)設(shè)計(jì)人員從沒有象現(xiàn)在這樣直接能夠控制可編程邏輯器件的功耗和散熱。Altera設(shè)計(jì)流程有五種優(yōu)勢(shì)幫助實(shí)現(xiàn)系統(tǒng)功耗和性能的最佳平衡。Altera專利可編程功耗技術(shù)支持設(shè)計(jì)人員在需要提高性能的關(guān)鍵邏輯通路上提高功率，而對(duì)不需要的地方則降低功率。設(shè)計(jì)人員可以在0.9V和1.1V FPGA內(nèi)核電壓之間進(jìn)行選擇，以達(dá)到功耗和性能的平衡。此外，功能強(qiáng)大的Altera Quartus? II設(shè)計(jì)系統(tǒng)還具有兩個(gè)新特性：動(dòng)態(tài)智能地關(guān)斷未使用的電源連接，優(yōu)化電源走線。